Josh's Note — VerilogPart 7 逻辑验证与 testbench 编写

Verilog 分类

2023

04-16

Josh's Note — Verilog
Part 7 逻辑验证与 testbench 编写

04-16

Josh's Note — Verilog
Part 6 如何写好状态机

2020

12-05

Josh's Note — Verilog
Part 5 RTL 设计与编码指导

12-02

Josh's Note — Verilog
Part 4 RTL 概念与常用 RTL 建模

11-30

Josh's Note — Verilog
Part 3 描述方式和设计层次

11-28

Josh's Note — Verilog
Part 2 Verilog 语言基础

11-27

Josh's Note — Verilog
Part 1 初识 HDL 设计方法